سید جواد سید مهدوی چابک

  جلسه دفاعیه از پایان نامه دکترا

  چکیده

  قابلیت اطمینان در حال حاضر معیار جدیدی در طراحی مدارها محسوب می‌شود. طراحی مدارهای مطمئن نیازمند روش‌هایی موثر برای ارزیابی قابلیت اطمینان مدار مستقل از فناوری ساخت می‌باشد. در سال‌های اخیر با توجه به پیشرفت مناسب در ساخت سخت‌افزارهای تجدید ساختار پذیر، روش تکاملی برای طراحی مدارها مورد توجه قرار گرفته است. هدف این رساله بهبود قابلیت اطمینان مدارهای دیجیتال به روش تکاملی می‌باشد. ابتدا یک محیط مناسب برای طراحی تکاملی مدارهای دیجیتال ترکیبی و ترتیبی پیشنهاد شده است که ساختار کروموزوم مناسب برای اعمال عملگرهای تکامل، استفاده از فایل VHDL کلی برای شبیه‌سازی بدون وقفه مدار و امکان دسته‌‌بندی عناصر پایه برای کاهش فضای جستجوی الگوریتم ژنتیک از ویژگی‌های جدید آن می‌باشد. در ادامه روش‌ تک‌مرحله‌ای بهبود یافته برای ارزیابی قابلیت اطمینان مدارهای دیجیتال ترکیبی و روش‌ جدید چند‌مرحله‌ای برای ارزیابی قابلیت اطمینان مدارهای دیجیتال ترتیبی ارائه شده است که با استفاده از آنها در محیط تکامل، امکان بهبود قابلیت اطمینان مدارهای دیجیتال میسر می‌گردد. نتایج نشان می‌دهند روش تک‌مرحله‌ای بهبود یافته روشی قابل اعتماد و سریع برای تحلیل قابلیت اطمینان مدارهای ترکیبی می‌باشد و می‌تواند در یک مدار پیچیده با تعداد زیاد انشعاب‌های بازگشتی نظیر C1355 حداکثر خطا را در نرخ خرابی گیت 0.1 از 50 درصد به 7 درصد کاهش دهد. در روش چند مرحله‌ای نیز برای یک مدار ترتیبی با تعداد 150 گیت و 4 فلیپ‌فلاپ D ، متوسط خطای مطلق در محاسبه قابلیت اطمینان همه گره‌های مدار در حدود 5 درصد خواهد بود. روش پیشنهادی علاوه بر بهبود قابلیت اطمینان مدار می‌تواند به طور همزمان موارد دیگر نظیر مصرف توان، سرعت و سطح تراشه را نیز با اولویت کمتر نسبت به قابلیت اطمینان بهینه‌سازی نماید. اعمال روش پیشنهادی بر مجموعه‌ای از مدارهای استاندارد نشان داد که این روش می‌تواند مدارهایی تولید کند که قابلیت اطمینان آنها به مراتب ( به طور متوسط در حدود 20 درصد) از مدارهای اولیه بیشتر باشد. به هر حال مسأله مقیاس‌پذیری باعث می‌شود روش پیشنهادی را فقط بتوان برای مدارهای دیجیتال پایه نظیر مالتی‌پلکسرها، دیکدرها و فلیپ‌فلاپ‌ها به کار گرفت.

  تاریخ دفاع: چهارشنبه 24/6/89 ساعت: 16:30

  محل: سالن سمینار دانشکده برق